若是你认为这是一个相配简便的问题，那么你真应该好好读读本文开云kaiyun官方网站，我敢保证这个问题绝莫得你念念象的那么简便。矜重，一定要完本文，不然可能会得出失实的论断。

离题太远，让咱们来望望CPU在读写内存时底层究竟发生了什么。

谁来告诉CPU读写内存

咱们第一个要搞澄清的问题是：谁来告诉CPU去读写内存？谜底很显着，是措施员，更具体的是编译器。

CPU仅仅按照教导惬心贵当的实验，机器教导从那里来的呢？是编译器生成的，措施员通过高等谈话编写措施，编译器将其翻译为机器教导，机器教导来告诉CPU去读写内存。

在精简教导集架构下会有特定的机器教导，Load/Store教导来读写内存，以x86为代表的复杂教导集架构下莫得特定的访存教导。

精简教导集下，一条机器教导操作的数据必须来存放在寄存器中，不行平直操作内存数据，因此RISC下，数据必须先从内存搬运到寄存器，这便是为什么RISC下会有特定的Load/Store访存教导，剖析了吧。

而x86下无此抑制，一条机器教导操作的数据不错来自于寄存器也不错来自内存，因此这样一条机器教导在实验历程中会领先从内存中读取数据。

两种内存读写

现在咱们知说念了，是特定的机器教导告诉CPU要去拜访内存。不外，值得矜重的是，不论是RISC下特定的Load/Store教导照旧x86下包含在一条教导里面的访存操作，这里读写的齐是内存中的数据，除此以外还要意志到，CPU除了从内存中读写数据外，还要从内存中读取下一条要实验的机器教导。

毕竟，咱们的预备成立齐纳降冯诺依曼架构：措施和数据一视同仁，齐不错存放在内存中。

现在，咱们澄清了CPU读写内存其实是由两个身分来驱动的：

措施实验历程中需要读写来自内存中的数据

CPU需要拜访内存读取下一条要实验的机器教导

然后CPU凭证机器教导中包含的内存地址或者PC寄存器中下一条机器教导的地址拜访内存。

这不就完毕吗？有了内存地址，CPU行使硬件通路平直读内存就好了，你可能亦然这样的念念的。

真的是这样吗？别懆急，咱们接着往下看，这两节仅仅开胃菜，正餐才刚刚起原。

急性子吃货 VS 慢性子厨师

假定你是一个整天无知无识的吃货，整天无知无识，唯独的兴趣便是找一家餐厅吃吃喝喝，由于你是做事吃货，因此吃起来相配做事，1分钟就能吃完沿路菜，但这里的厨师就莫得那么做事了，炒沿路菜速率相配慢，巧合需要1小时40分钟才能炒出沿路菜，速率比你慢了100倍，若是你是这个吃货，巧合率会疯掉的。

而CPU正好便是这样一个吃货，内存便是这样一个慢吞吞的厨师，而且跟着工夫的推移这两者的速率互异正在越来越大：

在这种速率互异下，CPU实验一条波及内存读写教导时需要等“很长一段工夫”数据才能“冉冉的”从内存读取到CPU中，在这种情况你还认为CPU应该平直读写内存吗？

无处不在的28定律

CPU实验教导合适28定律，大部分工夫齐在实验那一少部分教导，这一表象的发现奠定了精简教导集假想的基础。

而措施操作的数据也合适访佛的定律，只不外不叫28定律，而是叫principle of locality，措施局部性旨趣。

若是咱们拜访内存中的一个数据A，那么很有可能接下来再次拜访到，同期还很有可能拜访与数据A相邻的数据B，这诀别叫作念工夫局部性和空间局部性。

如图所示，该措施占据的内存空间只好一少部分在措施实验历程庸俗用到。

有了这个发现要点就来了，既然只用到很少一部分，那么咱们能不行把它们伙同起来呢？就像这样：

伙同起来然后呢？放到那里呢？天然是放到一种比内存速率更快的存储介质上，这种介质便是咱们练习的SRAM，泛泛内存一般是DRAM，这种读写速率更快的介质充任CPU和内存之间的Cache，这便是所谓的缓存。

四两拨千斤

咱们把庸俗用到的数据放到cache中存储，CPU拜访内存时领先查找cache，若是能找到，也便是掷中，那么就赚到了，平直复返即可，找不到再去查找内存并更新cache。

咱们不错看到，有了cache，CPU不再平直与内存打交说念了。

但cache的快速读写身手是有代价的，代价便是Money，造价腾贵，因此咱们不行把内存十足替换成cache的SRAM，那样的预备机你我齐是买不起的。

因此cache的容量不会很大，但由于措施局部性旨趣，因此很小的cache也能有很高的掷中率，从而带来性能的极大提高，有个词叫四两拨千斤，用到cache这里再合适不外。

天地莫得免费的午餐

天然小小的cache能带来性能的极大提高，但，这亦然有代价的。这个代价出现在写内存时。当CPU需要写内存时该怎么办呢？

现在有了cache，CPU不再平直与内存打交说念，因此CPU平直写cache，但此时就会有一个问题，那便是cache中的值更新了，但内存中的值照旧旧的，这便是所谓的不一致问题，inconsistent。

就像下图这样，cache中变量的值是4，但内存中的值是2。

同步缓存更新

常用 redis 的同学应该很练习这个问题，然则你知说念吗？这个问题早就在你读这篇著述用的预备成立其包含的CPU中照旧遭逢并照旧贬责了。

最简便的步地是这样的，当咱们更新cache时一并把内存也更新了，这种步地被称为 write-through，很形象吧。

然则若是当CPU写cache时，cache中莫得相应的内存数据该怎么呢？这就有点壅塞了，领先咱们需要把该数据从内存加载到cache中，然后更新cache，再然后更新内存。

这种完毕步地天然简便，但有一个问题，那便是性能问题，在这种有规划下写内存就不得不拜访内存，上文也提到过CPU和内存然则有很大的速率互异哦，因此这种有规划性能比较差。有主义贬责吗？谜底是确定的。

异步更新缓存

这种步地性能差不是因为写内存慢，写内存如实是慢，更迫切的原因是CPU在同步恭候，因此很天然的，这类问题的协调和法便是把同步改为异步。

异步的这种步地是这样的，当CPU写内存时，平直更新cache，然后，矜重，更新完cache后CPU就不错认为写内存的操作照旧完成了，尽管此时内存中保存的照旧旧数据。

当包含该数据的cache块被剔除时再更新到内存中，这样CPU更新cache与更新内存就解耦了，也便是说，CPU更新cache后不再恭候内存更新，这便是异步，这种有规划也被称之为write-back，这种有规划比拟write-through来说更复杂，但很昭彰，性能会更好。

现在你应该能看到，添加cache后会带来一系列问题，更无须说cache的替换算法，毕竟cache的容量有限，当cache已满时，增多一项新的数据就要剔除一项旧的数据，那么该剔除谁便是一个相配要津的问题，限于篇幅就不在这里翔实论述了。

多级cache

当代CPU为了增多CPU读写内存性能，照旧在CPU和内存之间增多了多级cache，典型的有三级，L1、L2和L3，CPU读内存时领先从L1 cache找起，能找到平直复返，不然就要在L2 cache中找，L2 cache中找不到就要到L3 cache中找，还找不到就不得不拜访内存了。

因此咱们不错看到，当代预备机系统CPU和内存之间其实是有一个cache的层级结构的。

越往上，存储介质速率越快，造价越高容量也越小；越往下，存储介质速率越慢，造价越低但容量也越大。

当代操作系统奥秘的行使cache，以最小的代价赢得了最大的性能。但是，矜重这里的但是，要念念赢得极致性能是有前提的，那便是措施员写的措施必须具有细致的局部性，充分行使缓存。

鉴于cache的迫切性，现在增大cache照旧成为提高CPU性能的迫切身分，因此你去看现在的CPU布局，其很大一部分面积齐用在了cache上。

你以为这就完毕吗？哈哈，哪有这样容易的，不然也不会是终面题目了。那么当CPU读写内存时除了面对上述问题外还需要处理哪些问题呢？

多核，多问题

当摩尔定律逐渐失效后鸡贼的东说念主类换了另一种提高CPU性能的步地，既然单个CPU性能不好提高了，咱们还不错堆数目啊，这样，CPU投入多核期间，措施员起原投入苦逼期间。

领有一堆中枢的CPU其实是没什么用的，要津需要有配套的多线程措施才能果真进展多核的威力，但写过多线程措施的措施员齐知说念，能写出来阻扰易，能写出来何况能正确运行更阻扰易 。

CPU起原领有多个中枢后不但苦逼了软件工程师，硬件工程师也不行避免。

前文提到过，为提高CPU访存性能，CPU和内存之间会有一个层cache，但当CPU有多个中枢后新的问题来了：

现在假定内存中有一变量X，开动值为2。

系统中有两个CPU中枢C1和C2，现在C1和C2要诀别读取内存中X的值，凭证cache的责任旨趣，初度读取X不行掷中cache，因此从内存中读取到X后更新相应的cache，现在C1 cache和C2 cache中齐有变量X了，其值齐是2。

接下来C 1需要对X实验+2操作，相似凭证cache的责任旨趣，C1从cache中拿到X的值+2后更新cache，在然后更新内存，此时C1 cache和内存中的X值齐变为了4。

然后C2也许需要对X实验加法操作，假定需要+4，相似凭证cache的责任旨趣，C2从cache中拿到X的值+4后更新cache，此时cache中的值变为了6（2+4），再更新内存，此时C2 cache和内存中的X值齐变为了6。

看出问题在那里了吗？一个开动值为2的变量，在诀别+2和+4后正确的着力应该是2+2+4=8，但从上图不错看出内存中X的值却为6，问题出在哪了呢？

多核cache一致性

有的同学可能照旧发现了，问题出在了内存中一个X变量在C1和C2的cache中有揣测两个副本，当C1更新cache时莫得同步修改C2 cache中X的值。

贬责步地是什么呢？昭彰，若是一个cache中待更新的变量相似存在于其它中枢的cache，那么你需要一并将其它cache也更新好。

现在你应该看到，CPU更新变量时不再简便的只温煦我方的cache和内存，你还需要知说念这个变量是不是相似存在于其它中枢中的cache，若是存在需要一并更新。

天然，这还仅仅简便的读，写就愈加复杂了，骨子上，当代CPU中有一套契约来有益赞赏缓存的一致性，比较经典的包括MESI契约等。

为什么措施员需要温煦这个问题呢？原因很简便，你最佳写出对cache一致性契约友好的措施，因为cache频繁赞赏一致性亦然有性能代价的。

作家：小风哥

来源：码农的荒岛求生

裁剪：endlesscliff

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